me_edu
Электроника: фундаментальный курс (2–3 года)Шаг 194 из 265 · 0% пройдено
36. Фазовая автоподстройка частоты (ФАПЧ / PLL)
54. Программирование МК: тулчейн, прошивка, отладка, ОСРВ
Триггеры: RS, D, JK, T · Триггеры: RS, D, JK, T

D-триггер и временная диаграмма

CLKDQВременная диаграмма D-триггера: Q защёлкивает D по фронту CLK
Временная диаграмма D-триггера: Q защёлкивает D по фронту CLK

D-триггер (data / delay) — самый распространённый. У него один информационный вход D и тактовый вход CLK. По активному фронту тактового сигнала триггер «защёлкивает» то, что было на входе D, и держит это значение на выходе Q до следующего фронта.

По сути D-триггер задерживает данные на один такт — отсюда название delay. Между фронтами вход D может меняться как угодно: триггер его игнорирует и смотрит на D только в момент фронта.

Для надёжной работы данные на входе D должны быть стабильны в небольшом окне вокруг фронта: за время предустановки (setup time) до фронта и время удержания (hold time) после. Нарушение этих требований ведёт к сбоям.

На временной диаграмме: верхний сигнал — тактовый CLK, ниже — вход D, внизу — выход Q. Видно, как Q повторяет D, но с привязкой к фронтам CLK. Из цепочки D-триггеров строят регистры хранения.

Назад

Обсуждение

Войдите, чтобы участвовать в обсуждении.

Пока нет сообщений.